verilog複習

程式碼
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module top;
reg a,b;
wire c;
assign c=a&b; (加法器)
initial
begin
a=0; (初始值)
b=0;
#2000 $finish; (run的時間2us)
end
always
#50 a=~a; (每50ns作一次01改變)
always
#100 b=~b;
endmodule (結束模擬)

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距離上次使用verilog已經有一年了

很多指令和語法都忘光了,

所以把以前的程式碼拿出來複習一下